LMK5C33414ARGCT

Texas Instruments
595-LMK5C33414ARGCT
LMK5C33414ARGCT

Tillverk:

Beskrivning:
Klocksynthesizer/brusrensare Three DPLL three AP LL four-input and 1

ECAD-modell:
Ladda ned den kostnadsfria Libary Loader för att omvandla denna fil för ditt ECAD-verktyg. Läs mer om ECAD-modellen.

På lager: 204

Lager:
204 Kan skickas omedelbart
Fabrikens ledtid:
18 Veckor Uppskattad tillverkningstid i fabriken för kvantiteter som är större än vad som visas.
Minst: 1   Flera: 1
Enhetspris:
-,-- kr
Ext. pris:
-,-- kr
Est. Pris:
Denna produkt levereras UTAN KOSTNAD

Prissättning (SEK)

Antal Enhetspris
Ext. pris
584,87 kr 584,87 kr
482,24 kr 4.822,40 kr
458,59 kr 11.464,75 kr
428,45 kr 42.845,00 kr
393,58 kr 98.395,00 kr

Produktattribut Attributvärde Välj attribut
Texas Instruments
Produktkategori: Klocksynthesizer/brusrensare
RoHS-direktivet:  
14 Output
1.25 GHz
HSCL, HSDS/ LVPECL, LVCMOS, LVDS
HCSL, LVCMOS, LVDS, LVPECL, XTAL
VQFN-64
200 MHz, 800 MHz
3.135 V
3.465 V
- 40 C
+ 105 C
LMK5C33414A
SMD/SMT
Märke: Texas Instruments
Monteringsland: Not Available
Distributionsland: Not Available
Ursprungsland: PH
Fuktkänsliga: Yes
Arbetsström: 850 mA, 965 mA, 1.085 A
Produkt: Clock Jitter Cleaners / Synchronizers
Produkttyp: Clock Synthesizers / Jitter Cleaners
Fabriksförpackningskvantitet: 250
Underkategori: Clock & Timer ICs
Typ: Network Synchronizer and Jitter Cleaner
Hittade produkter:
Markera minst en kryssruta för att visa liknande produkter
Markera minst en kryssruta ovan för att visa liknande produkter i denna kategori.
Attribut som valts: 0

Denna funktion kräver att Javascript är aktiverat.

CNHTS:
8542399000
CAHTS:
8542310000
USHTS:
8542310030
ECCN:
EAR99

LMK5C33414A High-Performance Network Synchronizer

Texas Instruments LMK5C33414A High-Performance Network Synchronizer includes a jitter cleaner designed to meet stringent wireless communications and infrastructure application requirements. The network synchronizer integrates three DPLLs to provide hitless jitter and switching attenuation with programmable loop bandwidth and no external loop filters. This feature maximizes the flexibility and ease of use of the device. Each DPLL phase locks a paired APLL to a reference input.